VHDL에서 If-else와 Case 문의 차이점

VHDL 코드의 다른 구문이 RTL에서 어떻게 합성되는지 이해하고 싶습니다.

• 누구든지 VHDL 프로세스의 If-Else 구문과 Case 문 구문 의 차이점을 합성 툴로 코드가 RTL 회로로 추론하는 방법에 대해 말할 수 있습니까 ?
• 여러 중첩 된 if-else 및 case- statees 를 혼합하여 if-else 구문을 프로세스 내부에 사용하는 경우를 고려하십시오 .
• 또한 언제 어떤 구문을 사용해야합니까?

추신 : 관련 질문 "vhdl에서 여러 개의 if 문이 처리 중입니다"라는 질문을 보았지만 어쨌든 내 질문에 대답하지 않습니다.

누구든지 VHDL 프로세스의 If-Else 구문과 Case 문 구문의 차이점을 합성 툴로 코드가 RTL 회로로 추론하는 방법에 대해 말할 수 있습니까?

if-elsif-else구조는 네트워크 라우팅 우선 순위를 추론 :

^{이 회로 시뮬레이션 – CircuitLab을 사용하여 작성된 회로도}

이것은

if bool_expr_1 then
    sig <= val_expr_1;
elsif bool_expr_2 then
    sig <= val_expr_2;
elsif bool_expr_3 then
    sig <= val_expr_3;
else
    sig <= val_expr_4;
end if;

case반면에 그 구조는 큰 ol 'mux를 유추합니다.

이것은

case case_expr is
  when c0 =>
    sig <= val_expr_0;
  when c1 =>
    sig <= val_expr_1;
  when c2 =>
    sig <= val_expr_2;
      ...
  when others =>
    sig <= val_expr_N;
end case;

분명히 이것들은 단 하나의 값 표현으로 매우 단순화 된 디자인이므로 결과는 하나입니다.

여러 중첩 된 if-else 및 case-statees를 혼합하여 if-else 구문을 프로세스 내부에 사용하는 경우를 고려하십시오.

위의 내용에 따라 중첩 / 혼합 방법을 확인할 수 있습니다.

또한 언제 어떤 구문을 사용해야합니까?

if-else우선 순위를 유추 하므로 둘 이상의 입력 조건이 발생할 수있을 때 사용해야합니다. 사용 case입력이 상호 배타적 인 경우 하나를, 다른 손으로, 적절하다.

년 이 된 블로그 게시물 , 저자가 쓴 VHDL 코드의 두 가지 기능이 동일한 버전을 합성. 하나는 if-else를 사용하고 다른 하나는 case를 사용합니다. 결과:

이 코드를 합성하고 정확한 결과를 얻었습니다. RTL 회로도는 두 프로그램에서 모두 동일했습니다.

그리고 그의 결론 :

이것은 'case'와 'if ... elsif ... else'문이 똑같이 효율적이라는 것을 보여줍니다. 그러나 명확한 코드를 작성하려면 'case'를 사용하는 것이 좋습니다 .'case '는 출력은 많은 조건에 따라 달라 지지만 조건 수가 매우 작은 경우 (2 또는 3) 'if..elseif..else'를 사용할 수 있습니다.

도 있습니다 게시물 수십 생각할 수있는 모든 언어에 대한 스택 오버플로이 주제에 대한이. 결론은 일반적으로 성능 측면에서 차이가 없다는 것입니다. 경우에 따라 많은 경우가있는 경우 컴파일러가 약간 더 나은 성능을 얻을 수있는 룩업 테이블을 만들 정도로 똑똑 할 수 있습니다.

VHDL 신시사이저는 비슷한 것을 할 수 있습니다. 그러나 여전히 많은 수의 케이스가 필요합니다 (이 경우 의도적 인 경우) 많은 옵션이있는 경우 더 나은 가독성을 제공하므로 어쨌든 case 문을 사용하고 싶을 것입니다.