디커플링 커패시터를 4 층 PCB에 배치하는 방법은 무엇입니까?

디커플링 커패시터의 배치에 관한 기술 문서를 검색했으며 주요 아이디어는 다음 그림에 나와 있습니다.

나는 그것이 합리적이라고 생각하지만 디커플링 커패시터와 MCU를 같은 레이어에 넣어야합니까? 다른 장치를 배치하는 것은 편리하지 않습니다. 디커플링 커패시터를 최하층에 배치하기로 결정했습니다.

내 PCB는 4 레이어 (신호 전력 신호 신호) 하나이며 전원을 분리하고 레이어를 갈 때 위 그림에서 MCU의 핀에 닫히는 두 개의 비아는 전력 및 gnd 레이어에 포함되지 않습니다. 그림 1의 사례 f와 동일한 성능을 보입니까? 이 경우 비아의 인덕턴스를 가져와야합니까?

이는 분석하기가 복잡한 문제이며 해결 방법을 모르는 특정 제품에 대해 특정 빈도로 문제가 발생하는 경우에만 많은 부분이 중요합니다.

이 답변은 일종의 부수적이지만 몇 가지 가정을 다룹니다. 우리는 관심이있는 바이 패스 캡에 대해 고주파 노이즈가 아니라 큰 전력 소비가 아니라는 것에 대해 이야기하고 있습니다. 고주파 노이즈는 모 놀리 식 세라믹 캡을 사용하는 것이 가장 좋습니다 (ESR은 최소한의 임피던스 만 가능하므로 걱정할 필요가 없습니다). 더 큰 전력 플럭스에는 더 큰 탄탈륨 캡이 필요합니다. 여기에서 주파수 성능을보십시오 :

SFR (자기 공명 주파수)을 유리하게 사용할 수 있습니다. 1GHz 클럭 누수 문제가있는 경우 1Ghz보다 약간 높은 자기 공진 형 바이 패스 캡을 추가하여 시작할 수 있습니다. 0402 10pF (그래프가 아닌 경험에서)는 1Ghz 주변에서 매우 자기 공명합니다.

그러나 이것은 이야기의 일부일뿐입니다. 더 높은 주파수에서는 어떻게됩니까? 탑재 된 인덕턴스가 중요한 역할을하므로 보드의 레이어간에 레이아웃이 작동합니다. 예를 들어 SMD 캡이있는 보드의 전원 레이어 및 접지 레이어에는 빨간색으로 표시된 다음과 같은 인덕턴스 루프 모델이 장착되어 있습니다.

FR4의 2 개 평면 (전력 / gnd)의 예에서 고주파수에서는 커패시터를 장착하더라도 큰 차이를 만들 수 있음을 알 수 있습니다. 검은 흔적은 모자가 없습니다. 파란색과 빨간색은 서로 다른 마운팅 인덕턴스를 나타내는 두 가지 마운팅 토폴로지를 보여줍니다.

반공 명은 높은 속도로 더 많은 문제를 일으킬 수 있습니다. 그리고 1GHz + 잡음에 대해서는 신경 쓰지 않을 것이라고 생각할 수도 있지만 FCC는 가능할 수 있으며 디지털 500Mhz 신호의 깨끗한 가장자리를 원한다면 해당 구형파에 대해 많은 고조파가 필요합니다. 예를 들어 0.5nS 상승 시간을 갖는 100Mhz 클럭에는 900Mhz 고조파가 필요합니다.

패키지 자체는 어떻습니까? 출력 드라이버, 입력 핀, 본딩 와이어, 접지 핀, 전원 핀 ... (fyi ecb = pcb)

전체 모델은 다음과 같습니다 (교차 결합 효과 포함). 캐비티 평면은 다이가 표현되는 곳입니다. (패킷 바이 패스 캡의 경우 등가 L + R이있는 부품은 무시하십시오.이 비트는 보드상의 바이 패스와 결합 된 IC의 경우에는 해당되지 않습니다).

마이크로파 프로브, 고주파 네트워크 분석기 및 특수 TDR 교정 고정구를 사용하여 전력 / 접지 평면 및 교차 결합 측면에서 패키지의 영향을 추정 할 수 있습니다.

이제 무엇보다 캡을 넣을 위치에 대한 질문이 있습니다. Howard Johnson 이 시스템 모델을 수행하는 방법과 분석 및 측정 방법을 보여주는 멋진 기사를 찾았 습니다. 다음은 예제 레이아웃과 각 부분을보고 최적화하는 방법입니다.

불행히도 프레젠테이션은 특정 IC 케이스를 비아로 또는 IC를 비아로 캡핑하지 않습니다. 모델을 사용하여 어느 바이 패스를 더 많이 제공하는지 볼 수 있지만 캡 효과와 접지면 커플 링의 힘을 기억하십시오. 내 칩은 칩이 노이즈 소스라면 다이와 캡 사이의 모든 인덕턴스를 최소화하면 캡의 비아가 케이스 F와 비슷하고 대칭 적이라고 가정 할 때 최상의 결과를 얻을 수 있습니다.

편집 : 나는이 모든 정보를 요약해야한다는 것이 나에게 일어났다. 논의를 통해 신중하게 고려해야 할 고주파수 작업의 여러 측면이 있음을 알 수 있습니다.

• 선택한 커패시터 유형 (패키지 크기, 재료 및 값)
• Power-Ground 평면 자체의 정전 용량 및 반공 진
• 커패시터 장착 인덕턴스 (ICD / X2Y와 같은 특수 SMD 고주파 캡 패키지가 있음)
• 디지털 설계에는 놀라운 양의 고주파 고조파가 필요합니다.
• IC 포장 유형
• 마지막으로 레이아웃

$L_2=L_4=0$$L_1=L_3=minimum$

$L_2=L_4\ne0$$L_1=L_3=small$

또한이 모델은 접지 경로와 전원 경로를 최대한 비슷하게 유지하여 바이 패스 캡을 가장 효과적으로 접지 바운스 및 공급 스파이크를 줄이기 위해 배치가 대칭이어야하는 이유를 보여줍니다.

커패시터를 배치하는 목표는 공급 레일의 AC 임피던스를 줄이는 것입니다. 다음과 같은 일을 모두하고 싶습니다.

• 저항을 최소화
• 인덕턴스 최소화
• 커패시턴스 최대화

트레이스 길이가 상당히 짧고 두껍다 고 가정하면 저항은 인덕턴스와 관련하여 무시할 수 있습니다. 더 많은 정전 용량을 추가하는 것은 쉽습니다. 인덕턴스를 최소화하는 것은 어려운 부분입니다.

인덕턴스를 계산하는 것은 복잡하지만 더 간단한 규칙이 있습니다. 인덕턴스는 전류가 흐르는 루프로 둘러싸인 영역에 비례합니다. 고주파수에서는 파워 레일의 인덕턴스 (저항이 아님)가 더 중요한 임피던스이므로 디커플링 캡을 통한 인덕턴스가 다른 모든 것을 통한 인덕턴스보다 낮아야합니다. 기본적으로 IC에서 발생하는 고주파 노이즈를 전원 공급 장치 레일로 감쇠시키는 필터이기 때문에 큰 마진을 갖는 것이 이상적입니다.

^{이 회로 시뮬레이션 – CircuitLab을 사용하여 작성된 회로도}

C1을 바닥에 배치하면 노이즈 전류가 비아를 통과하도록하여 L3에서 더 많은 인덕턴스를 추가하게됩니다. 상단에있는 것보다 나쁘지만 충분합니까? 응용 프로그램 및 허용 가능한 소음 량에 따라 다릅니다.

제안 된 레이아웃에서와 같이 4 개의 비아를 가지려면 4 개의 비아를 모두 파워 플레인에 연결하는 것이 좋습니다. 또한 패드에 최대한 가까이 접근하여 트레이스가 없어도 연결할 수 있습니다. 이렇게하면 전체 인덕턴스가 최소화됩니다. 잡음 전류가 ​​커패시터를 "지나게"하는 것에 대해 걱정할 필요가 없습니다. 공급 레일 (L2)의 인덕턴스는 레일이 훨씬 더 크고 루프 면적이 훨씬 많기 때문에 고주파 전류로 인해이를 수행하게됩니다. 대신 커패시터 (L1, L3)에 대한 인덕턴스를 최소화하는 데 집중하십시오.

또한 L2를 늘리면 필터가 향상되지만 커패시터를 전원 평면에 먼 거리로 이동하여 (예 F에서와 같이) 비아를 이동 시키면 루프 안테나를 포함하여 수행 할 수 있습니다. 당신의 레이아웃. 이렇게하면 EMI 성능이 저하되고 접지 바운스가 악화됩니다. 여기에 임피던스를 추가해야하는 경우 누설이 적은 저항 또는 인덕터를 사용하십시오. 그러나 이것이 거의 필요하지 않다고 생각합니다. CPU 주변의 PC 마더 보드와 같은 초고속 레이아웃을 검사하면 불가피하고 본질적인 것 이상의 L2 또는 R2를 찾을 수 없습니다. 다른 부품을 추가하려는 경우 커패시턴스를 두 배로 늘리고 원하지 않는 인덕턴스를 절반으로 줄인 다른 디커플링 커패시터를 추가하지 않겠습니까?

전하는 많은 경로를 통해 흐릅니다.

칩이 한 쌍의 파워 핀 (양의 하나, 다른 하나의 GND)을 통해 전력 펄스를 당길 때마다 전자가 이동하는 경로를 그려 보려고합니다. 전체 보드의 각 커패시터에 대해 전자는 해당 커패시터에서 일부 경로를 통해 폐쇄 형 경로 (회로)를 통해 하나의 전원 핀으로 이동하고 다른 전원 핀을 다시 동일한 커패시터로 이동합니다.

닫힌 경로의 총 루프 면적은 인덕턴스에 비례합니다.

임피던스가 적은 경로는 자동으로 더 많은 전하를 운반합니다. 임피던스가 낮은 경로를 하나 이상 제공하면 전하가 자동으로 경로를 사용합니다.

해당 경로에 접지면과 같은 넓은 도체가 포함 된 경우 해당 평면을 통과하는 가능한 경로가 많이 있습니다. 펄스가 시작될 때 전하는 해당 도체를 통과하는 특정 경로를 자동으로 활용하여 루프 영역을 최소화하고 인덕턴스를 최소화합니다. 이는 좋은 것입니다.

ADC의 커패시터가 ADC의 보드 반대편에있는 PCB가 하나있었습니다. 커패시터를 제거하고 보드의 같은쪽에있는 ADC의 전원 핀에 커패시터를 추가 한 후 노이즈를 크게 줄였습니다. 내 이해는 개선이 완전히 비아 인덕턴스를 제거했기 때문이라는 것입니다.

위 그림에서 MCU의 핀에 닫히는 2 개의 비아는 전력 및 gnd 레이어에 포함되지 않습니다.

4 건이있는 것 같습니다.

1. 커패시터는 보드의 같은쪽에있는 IC 전원 핀을 가로 질러 배치됩니다. 루프는 커패시터에서 한 전원 핀으로, 다른 전원 핀에서 다시 커패시터로 이동합니다. 대부분의 칩에서 루프 면적을 최소화하여 인덕턴스를 최소화합니다.
2. 커패시터는 보드의 반대편에 있으며 칩과 칩 사이의 4 개의 비아가 전력 및 GND 평면에 연결됩니다. 루프는 커패시터에서 병렬로 2 개의 비아를 통해, 하나의 전원 핀에서 다른 전원 핀으로, 다른 2 개의 비아를 통해 병렬로 커패시터로 돌아갑니다.
3. 커패시터는 보드의 반대편에 있으며 칩과 칩 사이의 2 개의 비아가 전력 및 GND 평면에 연결됩니다. 루프는 커패시터에서 하나의 비아를 통해, 하나의 전원 핀에서, 다른 전원 핀을 통해, 다른 하나의 비아를 통해 커패시터로 돌아갑니다.
4. 커패시터는 보드의 반대편에 있으며 칩과 칩 사이의 2 개의 비아는 전력 및 GND 평면과 신중하게 분리되어 있습니다. 다른 2 개의 비아는 커패시터를 전원 및 GND 평면에 연결합니다. 비아가 전력 또는 GND 평면에 연결되지 않도록 비아를 분리하면 총 순 임피던스 만 증가 할 수있어 접지 바운스가 악화 될 수 있습니다.

(2)와 (4)는 비아가 정확히 같은 위치에 배치되어 정확히 같은 공간을 차지합니다.

일부 고속 디지털 장치 및 일부 고정밀 아날로그 장치는 (1)을 사용해야합니다. 다른 옵션은 전혀 작동하지 않습니다. 이러한 장치는 일반적으로 데이터 시트에서 구체적으로 언급합니다.

일부 장치는 옵션 (2) 또는 (3)과 함께 제대로 작동합니다. 지면 바운스가 더 나 빠지고 EMI / RFI / EMC가 나쁘지만 결과가 여전히 FCC 제한보다 낮고 제대로 작동하는 경우 라우팅을보다 간단하게하기 위해 그만한 가치가 있습니다.

편집하다:

스테반 도브 라세 비치. " 그림 2 MPC55x 양면 구성 요소 배치 응용 제품"의 "Freescale Semiconductor AN2127 / D : MPC500 기반 자동차 파워 트레인 시스템에 대한 EMC 지침 "권장 사례 2 : 프로세서와 프로세서가있는 프로세서와 보드의 반대쪽에있는 커패시터 커패시터는 각각 여러 비아로 양극 및 GND 평면에 직접 연결됩니다.

디커플링은 엔지니어링에서 가장 잘 이해되지 않은 주제 중 하나입니다.

"PCB에서 노이즈 피하기" 에는 PCB에서 노이즈를 피하는 데 도움 이되는 몇 가지 팁이 있습니다. 특히 Henry W. Ott의 "혼합 신호 PCB의 파티셔닝 및 레이아웃 "은 "잡음 전류"의 위치를 ​​정확하게 보여 주며, 접지를 신중하게 분리하는 것이 때때로 상황을 조금 개선시키는 이유와 실제 문제를 해결하는 방법 (및 연결)을 설명합니다. 하나의 견고한 접지면을 만들기 위해 모든 접지가 가장 좋습니다). GND 평면에서 비아 (또는 GND 평면의 다른 부분)를 조심스럽게 분리하는 것은 비생산적입니다.

(a) 해당 경로는 최소 인덕턴스의 경로이며 GND에서 비아를 통해 신중하게 분리하는지 여부는 중요하지 않습니다. 대부분 GND에 연결되어 있는지 여부에 관계없이 대부분 동일한 경로로 이동합니다. 또는 (b) 루프 면적이 더 작은 인덕턴스가 적은 다른 경로가 있습니다.이 경우 GND에서 via를 신중하게 분리하면 인덕턴스가 악화되고 (더 크게) EMC / EMI / RFI가 악화됩니다.

디커플링 커패시터 배치, 몇 가지 사항 :

1. 물리적으로 IC의 전원 핀에 최대한 근접해야합니다.
2. 디캡을 PWR 및 GND 비아에 연결하는 트레이스는 두껍고 짧아야합니다.
3. 다음은 TOP 또는 BOTTOM 중 어디에 배치해야합니까? 정답은 전원 플레인에 가깝게 배치해야 전원을 쉽게 탭하여 IC로 전달할 수 있습니다. 예 : TOP의 레이어 2가 TOP 레이어의 전원 평면 배치 IC 인 경우 레이어 3이 TOP의 전원 평면 인 경우 하단 레이어에 IC를 배치합니다.이 지점은 루프 영역이 동일하기 때문에 비대칭 PCB 스택 업에만 유효합니다. 대칭 스택 업용.
4. 디캡은 전하를 저장하는 탱크 역할도하기 때문에 탄탈룸 SMD와 같은 ESR (효과적인 직렬 저항) 값 커패시터는 스루 홀보다 성능이 뛰어납니다.