VHDL : 벡터의 OR-ing 비트

벡터의 비트를 함께 OR하고 싶습니다. 그래서 벡터라는 벡터가 example(23 downto 0)있고 모든 비트를 다른 벡터로 OR하고 싶습니다.가는 것을 포함하지 않는 방법이 example(0) or example(1) or ...example(23)있습니까?

or_reduce원하는 것입니다 std_logic_misc. 에서 사용할 수 있습니다 . FPGA를 위해 A와 X 모두에서 지원됩니다.

Verilog에는 편리한 "감소 연산자"가있어 원하는 것을 정확하게 수행 할 수 있습니다 . 벡터 |example[23:0]의 모든 비트를 OR하는 결과를 제공합니다 example.

불행히도 VHDL에는이 연산자가 없습니다. 에 따르면 comp.lang.vhdl 자주 묻는 질문 ,하지만

벡터의 모든 비트에 대해 감소 연산을 수행하기 위해 (예를 들어, 벡터의 모든 비트를 "또는") 미리 정의 된 VHDL 연산자가 없다. 그러나 축소 연산자는 쉽게 구현할 수 있습니다.

[ 'X'및 'Z'값을 처리하지 않는 예 건너 뛰기]

    function or_reduce( V: std_logic_vector )
                return std_ulogic is
      variable result: std_ulogic;
    begin
      for i in V'range loop
        if i = V'left then
          result := V(i);
        else
          result := result OR V(i);
        end if;
        exit when result = '1';
      end loop;
      return result;
    end or_reduce;
    ...
    b <= or_reduce( b_vec );