실질적인 결과

배경

회로 복잡도 은 무한 팬인 AND, OR 및 NOT을 사용하여 빌드 된 경계 깊이 및 다항식 크기 의 회로 패밀리 세트 (즉, 회로 시퀀스, 각 입력 크기마다 하나씩)로 정의 됩니다.$AC^0$

비트 입력 의 패리티 함수 는 입력 비트의 XOR과 같습니다.$\oplus$$n$

회로 복잡성이 입증 된 첫 번째 회로 하한은 다음과 같습니다.

[FSS81], [Ajt83] : .$\oplus \notin AC^0$

질문 :

트랜지스터와 같은 전자 부품을 사용하여 경계 깊이와 다항식 크기의 전자 회로를 사용하여 계산할 수있는 함수 클래스라고 합시다 . (나는 이라는 이름을 만들었고 더 좋은 이름을 알고 있다면 알려주십시오). E C $EC^0$$EC^0$

1. 실제로 회로를 사용하여 를 계산할 수 있습니까 ?E C $\oplus$$EC^0$

2. 무한 팬인 AND / OR는 어떻습니까? 계산할 수 있습니까 ?$EC^0$

3. 합니까 어떤 실제적인 결과를 초래할? 가 연습에 중요? A C $\oplus \notin AC^0$$AC^0$

4. (이론적) 컴퓨터 과학자들에게 중요한 이유는 무엇 입니까?$\oplus \notin AC^0$

노트 :

이 게시물 에는 흥미로운 질문 이 포함되어 있지만 OP는 게시물을 더 읽기 쉽게 만들고 어떤 이유로 든 오해를 수정하지 않기 때문에 질문을 다시 게시하고 있습니다. (원본 게시물을 편집하는 것이 더 쉽지만 현재 다른 사용자의 게시물을 크게 편집해도 괜찮은 경우 계약이 없습니다.)

관련 :

• 패리티와 $AC^0$

• 에 있는 패리티가 왜 중요하지 않습니까? $AC^0$(전산 복잡성 블로그)

저는 전기 기술자는 아니지만 패리티 게이트의 스위칭 회로에 관한 온라인 특허를 검색하고 모든 제안 (1970 년대 말까지만 특허를 찾았습니다)은 크기 대 깊이 문제에 대해 논의합니다. 필자가 살펴본 세 가지 특허는 모두 fanin-2 게이트를 기반으로 로그 깊이의 솔루션을 제안합니다. 따라서 첫 번째 질문에 대한 답은 "아니오"일 것입니다.

JJ Moyer : 패리티 체크 스위칭 회로, 미국 특허 US3011073, 1961

AF Bulver et al .: n- 입력 패리티 함수의 NAND Gate 구현, 미국 특허 US3718904, 1973

PJ Baun, Jr .: Parity Circuits, 미국 특허 US4251884, 1981

존, 무슨 일이야? 당신은 아무도 주장하지 않은 것에 대해 논쟁하려고합니다. 패리티 하한 은 정리가 적용되는 회로 이외의 회로 (예 : AC ^ 0 회로) 를 사용하여 XOR을 계산하는 데 근본적인 한계가 있다고 아무도 말하지 않았습니다 . 여기에는 숨겨진 가정이나 가려진 의미가 없습니다. 특히 우리는 예를 들어 일정한 팬인을 사용하더라도 로그 깊이의 다항식 크기 ​​NAND 회로를 사용하여 XOR을 계산할 수 있다는 것을 알고 있습니다.

Shannon의 인용문도 크게 관련이 없습니다. 그는 심지어 패리티를 계산하기 위해 일정한 깊이의 AND-OR 회로가 지수 크기를 가져야한다고 의심하지 않았다. 물론 그는 추측하기가 쉽기 때문에 잠시 동안 문제를 겪은 후에도 이것이 맞아야한다고 생각했을 것입니다.

당신은 완전히 요점을 놓치고 있습니다. 하한을 증명하는 것은 매우 어렵고, 가장 간단한 모델로 어딘가에서 시작해야합니다. 이것은 본질적으로 첫 번째 회로 하한이었고,이 기술은 많은 흥미로운 아이디어 (학습 이론과 같은 다른 분야를 포함)로 이어지고 결과가 그럴듯하지만 증거는 통찰력이 있으며 전혀 사소한 것이 아닙니다.

결과가 직관적으로 보인다는 사실이 명백하지는 않습니다. 당신이 생각하는 경우, 패리티가 AC ^ 0이 아님을 증명하십시오. 모두 P가 그 문제에 대해 NP와 동일하지 않다는 것을 알고 있지만, 증거가있는 곳은 없습니다.

NAND 게이트에 대한 다른 스레드의 불만도 의미가 없습니다. 이 하한은 기본적으로 동일하기 때문에 NAND 게이트로 구성된 일정한 깊이 회로에 대해 동일하게 유지됩니다. AND, OR, NOT으로 결과를 표시하도록 선택하는 것은 단지 편의상의 문제입니다. 따라서 이것은 당신이 좋아하는 실제 응용 프로그램 일 수 있습니다 : NAND 게이트 컴퓨팅 패리티의 일정한 깊이 회로 에는 지수 크기가 필요 합니다. 그것이 가장 중요한 것은 아니지만 실제적인 제한을줍니다. 많은 수의 입력에 대한 작은 XOR 회로는 n을 사용하여 깊이 성장하거나 NAND 이외의 게이트를 가져야 한다고 말합니다 . 왜 이것에 만족하지 않습니까?

깊이는 시간과 클럭이 작동 할 수있는 최대 주파수와 직접적으로 관련되어 있기 때문에 실제 세계에서 회로 깊이가 문제가 아니라는 주장은 매우 잘못된 것입니다.

그건 그렇고, CS 커뮤니티는 EE 부울 회로 이론을 잘 알고 있었고 당신이 주장하는 것과는 반대로 그것을 기반으로했습니다.

$1.62^2$$3.82^2$

• CMOS 기술 논리 회로 구조

$s = a \oplus b \oplus c_{in}$

• 고속, 저전력 8T 완전 가산기 셀

고속 소형 XOR / XNOR 게이트를 찾을 수있는 최적의 장소는 전체 가산기와 해밍 ECC 회로 (일반적으로 중요한 경로에 있음)에 있습니다.

또한 회로 깊이 문제 는 일반적으로 VLSI 동기 로직에서 문제가되지 않습니다. 결과 의 유일한 깊이 는 최대 클럭주기를 정의하는 임계 경로입니다. 조합 논리의 대다수는 임계 경로에 대한 시간의 일부만으로 결과를 전파합니다. 중요한 경로는 칩에 흩어져있는 여러 영역을 통과해야하는 조합 논리로 발생하는 경향이 있습니다.

$n$$O(1)$

$AT^2 = \Omega(n^2)$

• 정수 곱셈에 적용 할 수있는 VLSI 구현의 복잡성 및 부울 함수의 그래프 표현

이것은 계산 복잡성 블로그에서 온 것입니다.

현실 세계의 일부 사람들이 실제로 폴리 사이즈 상수 깊이 무한 팬인 AND- 또는 -NOT 회로를 패리티에 대해 구성하고 싶습니까?

$2^n/n$

$\lambda(3) = 8$

$X \oplus Y \oplus Z = X(YZ+Y'Z') + X'(YZ'+Y'Z)$

$\mu(3)$

$X_1 \oplus X_2 \oplus \ldots \oplus X_n$

$4(n-1)$