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모든 디지털 위상 잠금 루프
외부 구성 요소 (ADC 이외)를 사용하지 않고 FPGA에서 위상 잠금을 구현하려고합니다. 단순 이진 펄스에 대한 간단한 잠금이 적합합니다. 신호의 주파수는 클럭의 ~ 0.1-1 %입니다. 온보드 시계 PLL은 일반적으로 다음과 같은 이유로 사용할 수 없습니다. 구성 할 수 없습니다 (합성 중에 설정). 불안감. 필요한 빈도를 지원하지 마십시오. 나는 문헌을 정리하고 몇 …