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Verilog와 Quartus II를 사용하여 Altera Cyclone IV를 프로그래밍하고 있습니다. 내 디자인에서는 클럭의 양쪽 가장자리를 사용하여 듀티 사이클이 50 % 인 홀수 인자로 클럭을 나눌 수 있습니다. 다음은 내 코드 스 니펫입니다. always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or posedge reset_i) begin if(reset_i) begin fixed_clock <= 1'b0; divider_dummy <= 'b0; end …

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HDL 컴파일러 (Quartus II)는 타이밍 보고서를 생성합니다. 여기에는 노드에 "시계 불균형"열이 있습니다. 내가 찾은 클럭 스큐의 유일한 정의는 TimeQuest 설명서 (7-24 페이지 참조)에 있습니다. 클럭 간 전송에 대해 클럭 불확실성 또는 스큐를 수동으로 지정하려면 set_clock_uncertainty명령을 사용하십시오 . 왜 치우침이 "불확실성"인 경우, 왜 일부 시계가 음으로 치우쳐 집니까 (예 : -0.048)? …

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