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VHDL 변수가 합성 도구로 합성되는 두 가지 방법을 알고 있습니다. 조합 논리로 합성 된 변수 실수로 래치로 합성 된 변수 (초기화되지 않은 변수가 신호 또는 다른 변수에 지정된 경우) VHDL 변수를 합성 할 수있는 다른 방법은 무엇입니까? (예 : FF?로 해석 될 수 있습니까?)

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사용의 차이점은 무엇입니까? ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; 과 ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; STD_LOGIC에서 BIT를 사용하는 것과 그 반대의 제한은 무엇입니까? 그들은 완전히 교환 할 수 있습니까? STD_LOGIC을 정의하면 BIT_Vector와 함께 사용하여 배열의 요소에 액세스 …

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저는 FPGA의 세계에 완전히 익숙하지 않아서 매우 간단한 프로젝트 인 4 비트 7 세그먼트 디코더로 시작할 것이라고 생각했습니다. 첫 번째 버전은 VHDL로 순수하게 작성되었으며 (기본적으로 단일 조합 select이며 시계가 필요하지 않음) 작동하는 것 같지만 Xilinx ISE의 ​​"IP Cores"를 실험하고 싶습니다. 지금은 "ISE Project Explorer"GUI를 사용하고 있으며 ROM 코어로 새 프로젝트를 …

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VHDL을 사용하여 조합 논리 블록을 설계하고 싶지만 때로는 합성 결과에 의도하지 않은 래치가 포함되어 있습니다. 신시사이저가 래치를 유추하지 않도록하려면 어떤 코딩 지침을 따라야합니까? 예 : 작은 코드 세그먼트에서 if-else 문을 사용해야합니까?

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