«verilog» 태그된 질문

잠김 . 이 질문과 주제는 주제가 다르지만 역사적으로 중요하기 때문에이 질문과 답변은 잠겨 있습니다. 현재 새로운 답변이나 상호 작용을받지 않습니다. 대학 첫 디지털 논리 디자인 과정을 마치는 데 2 ​​주가 걸렸으며 최종 프로젝트가 아닌 지루한 최종 시험이있을 것 같습니다. 그래서 궁금한 학생이라면 누구나 실제로 FPGA가 무엇인지, 수업 중에 숟가락으로 먹이는 …

11 fpga  design  vhdl  verilog 

소프트웨어의 경우, Design Patterns 책 은 소프트웨어에서 공통적 인 작업을 수행하기위한 패턴 세트이며 소프트웨어 실무자들에게 작성해야하는 일부 구성 요소를 설명하는 공통 용어를 제공합니다. 합성 가능한 RTL 또는 RTL에 일반적으로 그러한 책이나 자료가 있습니까? 일반적인 함정, 설계 절충, 교착 상태 고려 사항 및 인터페이스 설계와 같은 것들.

11 vhdl  verilog  best-practice 

다음과 같은 표현을 고려하십시오. assign x = func(A) ^ func(B); 여기서 func의 출력은 32 비트이며 x는 16 비트의 와이어입니다. 결과 xor의 가장 낮은 16 비트 만 할당하고 싶습니다. 위의 코드는 이미 그렇게하지만 경고를 생성합니다. "명백한"접근 방식이 작동하지 않습니다. assign x = (func(A) ^ func(B))[15:0]; // error: '[' is unexpected

11 verilog 

나는 verilog 코드를 분석하고 다음과 같은 것을 발견했다. wire z = |a & b; 시뮬레이션하는 동안 코드는 다음과 같이 동작합니다 wire z = a & b; 그래서 |(파이프) 심볼 의 의미가 무엇인지 궁금합니다 . 시뮬레이션 / 합성에 영향을 미칩니 까?

10 verilog 

저는 Verilog를 처음 사용하고 두 숫자를 비교하는 방법을 배우고 싶습니다. 예를 들어, 매개 변수 또는 reg (예 : a)를 숫자 2 (2'b10)와 비교해 봅시다. 이것이 Verilog로 어떻게 작성됩니까?

10 verilog 

Verilog와 Quartus II를 사용하여 Altera Cyclone IV를 프로그래밍하고 있습니다. 내 디자인에서는 클럭의 양쪽 가장자리를 사용하여 듀티 사이클이 50 % 인 홀수 인자로 클럭을 나눌 수 있습니다. 다음은 내 코드 스 니펫입니다. always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or posedge reset_i) begin if(reset_i) begin fixed_clock <= 1'b0; divider_dummy <= 'b0; end …

10 fpga  verilog  intel-fpga 

HDL 컴파일러 (Quartus II)는 타이밍 보고서를 생성합니다. 여기에는 노드에 "시계 불균형"열이 있습니다. 내가 찾은 클럭 스큐의 유일한 정의는 TimeQuest 설명서 (7-24 페이지 참조)에 있습니다. 클럭 간 전송에 대해 클럭 불확실성 또는 스큐를 수동으로 지정하려면 set_clock_uncertainty명령을 사용하십시오 . 왜 치우침이 "불확실성"인 경우, 왜 일부 시계가 음으로 치우쳐 집니까 (예 : -0.048)? …

10 fpga  verilog  clock  intel-fpga 

닫은. 이 질문은 주제에 맞지 않습니다 . 현재 답변을받지 않습니다. 이 질문을 개선하고 싶습니까? 전기 엔지니어링 스택 교환에 대한 주제가 되도록 질문을 업데이트하십시오 . 휴일 오년 전에 . LTSPICE 또는 TINA 또는 WinSPICE와 같은 무료 SPICE 및 Verilog 시뮬레이터가 많이 있습니다. 여러 Verilog 시뮬레이터도 있습니다. 그러나 무료 VerilogA 시뮬레이터를 찾고 …

10 verilog  development-tools  simulation 

Verilog RTL을 일반 게이트 넷리스트로 변환 할 수있는 무료 또는 오픈 소스 합성 도구가 있습니까? (일반 NAND, NOR, XOR, D- 플롭 / 레지스터 등으로 구성. 최적화가 필요하지 않습니다.). 전체 언어가 아닌 경우 RTL의 "유용한"하위 집합 (Verilog 게이트 수준 넷리스트 이외)은 어떻습니까?

10 verilog  synthesis 

누군가 RTL과 행동 Verilog 코드의 차이점이 무엇인지 말해 줄 수 있습니까? 이 두 레벨에서 디자인 사이에 명확한 경계가 있습니까?

10 digital-logic  verilog  vhdl  hdl