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일반 무료 Verilog 합성 도구?
Verilog RTL을 일반 게이트 넷리스트로 변환 할 수있는 무료 또는 오픈 소스 합성 도구가 있습니까? (일반 NAND, NOR, XOR, D- 플롭 / 레지스터 등으로 구성. 최적화가 필요하지 않습니다.). 전체 언어가 아닌 경우 RTL의 "유용한"하위 집합 (Verilog 게이트 수준 넷리스트 이외)은 어떻습니까?
전자 및 전기 공학 전문가, 학생 및 열성 팬을위한 Q & A