4
합성 중 래치를 피하는 방법
VHDL을 사용하여 조합 논리 블록을 설계하고 싶지만 때로는 합성 결과에 의도하지 않은 래치가 포함되어 있습니다. 신시사이저가 래치를 유추하지 않도록하려면 어떤 코딩 지침을 따라야합니까? 예 : 작은 코드 세그먼트에서 if-else 문을 사용해야합니까?
9
vhdl