«clock» 태그된 질문

I2C에 의해 지정된 최소 클럭 속도가 있습니까? 가장 널리 사용되는 클럭 속도는 100kHz이고 일부 장치에서는 400kHz의 "빠른"모드가 지원되고 다른 장치에서는 더 빠르면서도 지원되는 모드가 있습니다 (1MHz?). SCK 신호는 마스터에 의해 생성되기 때문에 어느 것보다 훨씬 느린 속도로 작동 할 수 있다고 가정합니다. 실제로 하한이 있습니까? 슬레이브 장치는 클럭 속도에 어느 …

12 i2c  clock  eeprom  reliability 

여기에 설명 된 문제에 대한 연구 로 Maxim 이이 회로 를 발견 했습니다 . 이것은 클럭 배가이며, 입력 주파수가 매우 잘 정의되어 있기 때문에 필자의 경우에는 정말로 적합해야합니다. 그러나 데이터 시트를 살펴보면 MAX9010이 TTL 레벨을 출력하는 반면 74VHC86은 CMOS 레벨 (0.7 * Vcc)을 수용한다는 것을 알았습니다. 일반적으로 CMOS 출력이 5V에서 …

11 voltage  clock  cmos  ttl 

동기 통신에서 발신자와 수신자는 공통 클럭이 필요하다는 것을 알고 있습니다. 무선 통신이 동기화 될 수 있습니까? 그러한 목적으로 일반적인 클럭 요소가 존재할 수 있습니까?

11 wireless  clock  synchronous 

FPGA에서 7 개의 DAC를 구동하기 위해 회로와 PCB를 설계하고 있습니다. (DAC는 AD9762입니다 ) FPGA의 단일 클록 출력 (PLL 출력 핀에서)으로 모든 7 DAC에서 클록 입력을 구동 할 수 있습니까? 아니면 재난의 요리법입니까? 최대가있는 단일 종단 시계입니다. 주파수 125 MHz의 또는 클럭 버퍼를 사용하여 각 DAC 클럭 입력 전에 클럭을 버퍼링해야합니까? …

11 pcb  fpga  digital-logic  analog  clock 

같은 보드에 마이크로 컨트롤러와 FPGA가 있습니다. 둘 다 동일한 클럭 속도로 작동한다면 오실레이터 하나만 사용하여 클럭을 둘 수 있습니까? 여기서주의해야 할 것이있는 것 같지만 추적을 짧게 유지하면 즉시 문제를 생각할 수 없습니다. 아무도 전에 이것을 한 적이 있습니까? 이 작업을 수행하는 일반적인 함정은 무엇입니까?

11 microcontroller  fpga  oscillator  clock  routing 

소개 SDC 형식의 타이밍 제약 조건을 올바르게 작성하는 방법에 대한 인터넷 및 일부 교육 과정에서 여러 가지 상충되거나 불완전한 정보를 발견 한 후 EE 커뮤니티에 일반적인 클럭 생성 구조에 대한 도움을 요청하고 싶습니다. 나는 ASIC 또는 FPGA에서 특정 기능을 구현 하는 방법에 차이가 있다는 것을 알고 있지만 (두 가지와 함께 …

10 clock  timing  constraints  sdc 

Arduino에서 사용되는 AtMega328 또는 ATTiny85 인 Atmel AVR 마이크로 컨트롤러의 Timer1을 사용하여 서로 거울상 인 두 개의 클럭 신호를 출력하려고합니다. 내가 생성하려고하는 주파수는 컨트롤러에서 거의 아무것도하지 않으려는 경우 코드를 사용하여 출력 핀을 토글하기에 너무 높은 1MHz ~ 2MHz 이상의 변수입니다. 따라서 타이머 출력을 관련 핀에서 직접 사용하고 싶습니다. arduino 라이브러리 …

10 arduino  atmega  clock  timer  attiny 

HDL 컴파일러 (Quartus II)는 타이밍 보고서를 생성합니다. 여기에는 노드에 "시계 불균형"열이 있습니다. 내가 찾은 클럭 스큐의 유일한 정의는 TimeQuest 설명서 (7-24 페이지 참조)에 있습니다. 클럭 간 전송에 대해 클럭 불확실성 또는 스큐를 수동으로 지정하려면 set_clock_uncertainty명령을 사용하십시오 . 왜 치우침이 "불확실성"인 경우, 왜 일부 시계가 음으로 치우쳐 집니까 (예 : -0.048)? …

10 fpga  verilog  clock  intel-fpga 

클럭 도메인 전체에 넓은 레지스터를 전달하기위한 버스 동기화 회로가 있습니다. 비동기 재설정 논리를 생략하고 간단한 설명을 제공하겠습니다. 데이터는 한 시계에서 생성됩니다. 업데이트는 시계 가장자리 (수십 개 이상)와 떨어져 있습니다. PROCESS (src_clk) BEGIN IF RISING_EDGE(clock) THEN IF computation_done THEN data <= computation; ready_spin <= NOT ready_spin; END IF; END IF; END …

10 fpga  clock  timing  sdc 

설정 시간이 20ns이고 유지 시간이 0ns 인 입력 신호 X를 갖는 포지티브 에지 트리거 D 플립 플롭을 고려하십시오. 출력은 무엇입니까? C는 40ns의주기를 갖는 클록 신호이다. 6 번째 포지티브 에지 동안 데이터 (또는 X)가 1에서 0으로 이동하기 전에 20ns (설정 시간) 동안 안정적이지 않다는 것을 알 수 있습니다. 따라서 출력을 예측할 …

9 clock  flipflop  setup 

12.288 MHz 크리스털을 오디오 클럭의 소스로 사용하는 다른 디자이너의 회로를 상속했습니다. 최근 공급망 문제가 있었으며 동일한 사양의 대체 부품을 승인하라는 요청을 받았습니다. 이것의 일부로 나는 "골든 샘플"장치의 FFT와 고려중인 새로운 결정을 비교했습니다. 두 유닛의 FFT가 다음과 같다는 사실에 놀랐습니다. 여기서는 12.28MHz (예상 12.288MHz에 근접)와 12.72MHz에서 거의 동일한 진폭을 갖는 두 …

9 clock  crystal  fft 

내가 사용하고 TLC5945 LED 드라이버를. 마이크로 컨트롤러 ( LPC1343 사용 )는 내부 PWM 타이머 / 카운터를위한 클럭을 제공해야합니다. 최대 허용 클록 속도는 30MHz로 지정됩니다. TLC5945 데이지 체인이 장착 된 여러 보드가 있습니다. 보드는 보드-보드 커넥터 또는 짧은 리본 케이블을 통해 연결되며 한 보드의 너비는 10cm입니다. 최대 4 개를 직렬로 연결합니다. …

9 microcontroller  spi  clock