«fpga» 태그된 질문

음이 이상 FPGA에 내 질문의 연속이다 여기가 . 마지막으로 Spartan 6 FPGA 로 Digilent Atlys 를 선택했습니다 . 마이크로 컨트롤러로 약간의 작업을 수행했지만 FPGA에 대한 사전 경험이 없습니다. 지난 며칠 동안 FPGA의 데이터 시트를 읽었으며 Verilog를 시작하는 것이 좋은 선택이라고 생각합니다. 나는 코드 예제를 찾을 수 없었고 심지어 데이터 시트조차 …

11 fpga  xilinx  spartan 

FPGA (vhdl을 사용하여 xilinx spartan3e가있는 Papilio 개발 보드)를 사용하는 방법을 배우고 있습니다. 들어오는 펄스를 (하드 코딩 된) 숫자로 나눌 필요가 있습니다. 의사 코드로 대략 3 가지 옵션을 볼 수 있습니다 (예 : 10 카운트 사용). 입력 상승 에지가 1 증가하면 0으로 초기화하고 10과 비교하십시오. 동일하면 0으로 재설정하고 출력 펄스를 트리거 …

11 fpga  vhdl  xilinx  papilio 

같은 보드에 마이크로 컨트롤러와 FPGA가 있습니다. 둘 다 동일한 클럭 속도로 작동한다면 오실레이터 하나만 사용하여 클럭을 둘 수 있습니까? 여기서주의해야 할 것이있는 것 같지만 추적을 짧게 유지하면 즉시 문제를 생각할 수 없습니다. 아무도 전에 이것을 한 적이 있습니까? 이 작업을 수행하는 일반적인 함정은 무엇입니까?

11 microcontroller  fpga  oscillator  clock  routing 

방사선 하드 FPGA에 관한 논문에서 나는이 문장을 보았습니다. "버텍스 장치에 관한 또 다른 문제는 하프 래치입니다. 로직을 사용하는 것보다 더 효율적이기 때문에 내부 상수를 위해 이러한 장치 내에서 하프 래치가 사용되는 경우가 있습니다". "하프 래치"라는 FPGA 디바이스 프리미티브에 대해 들어 본 적이 없습니다. 내가 이해하는 한, 백엔드 도구에서 상수 '0'또는 …

10 fpga  vhdl  xilinx  radiation 

닫은. 이 질문은 주제에 맞지 않습니다 . 현재 답변을받지 않습니다. 이 질문을 개선하고 싶습니까? 전기 엔지니어링 스택 교환에 대한 주제가 되도록 질문을 업데이트하십시오 . 휴일 3 년 전 . CPLD와 FPGA의 차이점은 무엇입니까?

10 fpga  programmable-logic 

오늘날의 FPGA에는 DSP 블록이 내장되어 있으며 최신 FPGA에는 IEEE-754 호환 부동 소수점 단위도 내장되어 있습니다. 필요한 매개 변수를 선택한 후 GUI를 사용하여 DSP 엔티티 / 모듈을 작성한 후 설계에서 인스턴스화 할 수 있습니다. 실제 DSP 블록을 인스턴스화하는 디자인에서 그러한 미세 관리를 언제해야합니까? 그리고 코드에 '*'연산자를 입력하고 합성 툴이 저수준 세부 …

10 fpga  vhdl  dsp 

내가 사용하려고 셀룰러 램을 온 Nexys 4 FPGA 개발 보드 . Xilinx Vivado를 사용하고 있으며 읽기 및 쓰기를 수행 할 수있는 Microblaze 소프트 코어 프로세서를 원합니다. 지금까지 나는 블록 디자인으로 프로세서를 만들었습니다. 인터넷을 통해 많은 사냥을 한 후에 결국 외부 메모리 컨트롤러 또는 EMC를 찾았습니다. 램을 연결하는 방법은 무엇입니까? HDL …

10 fpga  memory  ram 

나는 fpgas를 처음 사용하고 있으며, 확실하지 않은 타이밍 미묘함이 있습니다. 모든 동기 프로세스가 동일한 에지에서 트리거되면 입력이 하나의 상승 에지에서 '캡처'된다는 것을 의미합니다. 출력이 켜집니다. 같은 가장자리? 다음 상승 에지? 하나의 출력이 다음의 입력으로 흐르는 두 개의 모듈이 있으면 내 모듈의 입력 (이전 모듈의 출력)이 캡처되는 것과 동시에 변경되는 상황이 …

10 digital-logic  fpga  timing 

이 링크 에 따라 3 단계 MD5 파이프 라인을 구현하려고합니다 . 특히 31 페이지의 알고리즘 . 데이터 전달을 설명하는 다른 문서 도 있습니다 . 이것은 FPGA (Terasic DE2-115)에서 수행됩니다. 이 프로젝트에는 VHDL 코드 만있는 회로도가 없습니다. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity md5core is port ( CLOCK_50 : in …

10 fpga  vhdl 

FPGA 세계에서 HDL 컴파일러에 대한 잘못된 경로 제약 조건은 정확히 무엇입니까? 왜 유용한가요?

10 fpga  timing  hdl 

Verilog와 Quartus II를 사용하여 Altera Cyclone IV를 프로그래밍하고 있습니다. 내 디자인에서는 클럭의 양쪽 가장자리를 사용하여 듀티 사이클이 50 % 인 홀수 인자로 클럭을 나눌 수 있습니다. 다음은 내 코드 스 니펫입니다. always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or posedge reset_i) begin if(reset_i) begin fixed_clock <= 1'b0; divider_dummy <= 'b0; end …

10 fpga  verilog  intel-fpga 

HDL 컴파일러 (Quartus II)는 타이밍 보고서를 생성합니다. 여기에는 노드에 "시계 불균형"열이 있습니다. 내가 찾은 클럭 스큐의 유일한 정의는 TimeQuest 설명서 (7-24 페이지 참조)에 있습니다. 클럭 간 전송에 대해 클럭 불확실성 또는 스큐를 수동으로 지정하려면 set_clock_uncertainty명령을 사용하십시오 . 왜 치우침이 "불확실성"인 경우, 왜 일부 시계가 음으로 치우쳐 집니까 (예 : -0.048)? …

10 fpga  verilog  clock  intel-fpga 

전원 어댑터가없는 오래된 스캐너를 구입했습니다. 호환되는 어댑터로 무언가에 연결했지만 분명히이 특정 스캐너는 전원 공급 장치와 매우 관련이 있습니다 (일반 12V DC라고 가정하더라도). 공식 전원 공급 장치를 사용할 때까지 온라인에서 작동하지 않는다는 수많은 보고서가있었습니다. Windows에서 스캐너가 전혀 작동하지 않고 Linux에서는 소음 만 표시됩니다. 그래서, 나는 그것을 분리했습니다. 내부에서 스캔 기능을위한 CCD …

10 arduino  fpga  camera  ccd 

빠른 배경 : Ambilight 는 일부 Philips TV의 시스템으로 화면의 색상 정보를 분석 한 다음 디스플레이 뒷면의 일부 LED를 설정하여 화면 색상을 벽에 투사합니다. 꽤 멋진 효과입니다. PC를 사용하여 비디오를 처리하고 LED를 제어하는이 시스템의 복제본이 있습니다. 전체 기계를 사용하여 일부 LED를 춤추는 것이 약간 과잉 이라고 생각 합니다. 암호화되지 않은 …

10 fpga  hdmi 

FPGA를 오랫동안 프로그래밍되지 않은 상태로두면 어떻게되는지에 대한 전반적인 이해를 얻으려고합니다. FPGA를 가지고 있고 장시간 동안 (전원을 켠 후 몇 분에서 몇 시간) 프로그래밍되지 않은 상태로 유지한다고 가정합니다. 즉, 비트 스트림이없는 경우 디바이스에 좋지 않은가요? 항상 전원이 켜진 FPGA에 약간의 비트 스트림을 갖는 것이 권장됩니까? 이것에 관한 일반적인 의견은 무엇입니까? 기기 …

10 power  fpga  programmable-logic