«vhdl» 태그된 질문

잠김 . 이 질문과 주제는 주제가 다르지만 역사적으로 중요하기 때문에이 질문과 답변은 잠겨 있습니다. 현재 새로운 답변이나 상호 작용을받지 않습니다. 대학 첫 디지털 논리 디자인 과정을 마치는 데 2 ​​주가 걸렸으며 최종 프로젝트가 아닌 지루한 최종 시험이있을 것 같습니다. 그래서 궁금한 학생이라면 누구나 실제로 FPGA가 무엇인지, 수업 중에 숟가락으로 먹이는 …

11 fpga  design  vhdl  verilog 

스파르탄 -3 보드에서 DSP를 시작하려고합니다. 오래된 마더 보드의 칩으로 AC97 보드를 만들었고 지금까지 ADC를 수행하여 샘플 수를 1보다 작게 (볼륨 감소) DAC했습니다. 이제 저역 통과 필터, 고역 통과와 같은 기본적인 DSP 작업을하고 싶습니다.하지만 숫자 표현 (정수? 고정 소수점? Q0.15? 오버플로 또는 채도)에 대해 정말로 혼란 스럽습니다. 시작하기 위해 실제 간단한 …

11 fpga  vhdl  dsp  iir  fir 

소프트웨어의 경우, Design Patterns 책 은 소프트웨어에서 공통적 인 작업을 수행하기위한 패턴 세트이며 소프트웨어 실무자들에게 작성해야하는 일부 구성 요소를 설명하는 공통 용어를 제공합니다. 합성 가능한 RTL 또는 RTL에 일반적으로 그러한 책이나 자료가 있습니까? 일반적인 함정, 설계 절충, 교착 상태 고려 사항 및 인터페이스 설계와 같은 것들.

11 vhdl  verilog  best-practice 

FPGA (vhdl을 사용하여 xilinx spartan3e가있는 Papilio 개발 보드)를 사용하는 방법을 배우고 있습니다. 들어오는 펄스를 (하드 코딩 된) 숫자로 나눌 필요가 있습니다. 의사 코드로 대략 3 가지 옵션을 볼 수 있습니다 (예 : 10 카운트 사용). 입력 상승 에지가 1 증가하면 0으로 초기화하고 10과 비교하십시오. 동일하면 0으로 재설정하고 출력 펄스를 트리거 …

11 fpga  vhdl  xilinx  papilio 

C ++ 또는 python에서 문제가 발생하면 코드를 많이 들어 올리는 라이브러리가 많이 있습니다. 나는에 대해 생각하고 GNU GSL , BOOST 파이썬을 위해, 또는 FFTW C에 대한 ++ 및 NumPy와 또는 SciPy. 여러 가지 방법으로, 이러한 리소스가 존재한다는 사실 때문에 라이브러리는 모든 하위 수준의 항목을 처음부터 다시 작성하지 않아도되기 때문에 이러한 …

11 vhdl  library  open-source  code-design 

VHDL 소스 코드의 내부 신호를 테스트 벤치로 가져 와서 파형으로 볼 수있는 방법은 무엇입니까? Active HDL을 사용합니다. 내 목표를 달성하는 도구 독립적 인 방법이 있는지 알고 싶습니다. 도움을 주시면 감사하겠습니다. 지금이 오류가 발생합니다. 내 소스 코드는 entity SPI_DAC is Port ( -- inputs and oututs ) end SPI_DAC; architecture Behavioral …

11 vhdl 

벡터의 비트를 함께 OR하고 싶습니다. 그래서 벡터라는 벡터가 example(23 downto 0)있고 모든 비트를 다른 벡터로 OR하고 싶습니다.가는 것을 포함하지 않는 방법이 example(0) or example(1) or ...example(23)있습니까?

11 vhdl 

방사선 하드 FPGA에 관한 논문에서 나는이 문장을 보았습니다. "버텍스 장치에 관한 또 다른 문제는 하프 래치입니다. 로직을 사용하는 것보다 더 효율적이기 때문에 내부 상수를 위해 이러한 장치 내에서 하프 래치가 사용되는 경우가 있습니다". "하프 래치"라는 FPGA 디바이스 프리미티브에 대해 들어 본 적이 없습니다. 내가 이해하는 한, 백엔드 도구에서 상수 '0'또는 …

10 fpga  vhdl  xilinx  radiation 

오늘날의 FPGA에는 DSP 블록이 내장되어 있으며 최신 FPGA에는 IEEE-754 호환 부동 소수점 단위도 내장되어 있습니다. 필요한 매개 변수를 선택한 후 GUI를 사용하여 DSP 엔티티 / 모듈을 작성한 후 설계에서 인스턴스화 할 수 있습니다. 실제 DSP 블록을 인스턴스화하는 디자인에서 그러한 미세 관리를 언제해야합니까? 그리고 코드에 '*'연산자를 입력하고 합성 툴이 저수준 세부 …

10 fpga  vhdl  dsp 

드라이버 소프트웨어와 FPGA 개발을 모두 수행하는 팀에서 일하고 있습니다. FPGA 시뮬레이션은 Modelsim에서 수행되고 드라이버 소프트웨어는 C로 작성됩니다. 통합 위험을 최소화하기 위해 하드웨어에 배치하기 전에 제품의 두 부분 사이의 상호 작용을 모델링 할 수 있기를 바랍니다. Modelsim은 테스트 벤치를 지원하므로 텍스트 파일 형식으로 시간과 값을 입력하여 자극을 제공 할 수 있습니다. …

10 vhdl  simulation  modelsim 

이 링크 에 따라 3 단계 MD5 파이프 라인을 구현하려고합니다 . 특히 31 페이지의 알고리즘 . 데이터 전달을 설명하는 다른 문서 도 있습니다 . 이것은 FPGA (Terasic DE2-115)에서 수행됩니다. 이 프로젝트에는 VHDL 코드 만있는 회로도가 없습니다. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity md5core is port ( CLOCK_50 : in …

10 fpga  vhdl 

누군가 RTL과 행동 Verilog 코드의 차이점이 무엇인지 말해 줄 수 있습니까? 이 두 레벨에서 디자인 사이에 명확한 경계가 있습니까?

10 digital-logic  verilog  vhdl  hdl 

주어진 mxn 행렬 a에 nx1 벡터를 곱하는 다음 VHDL 함수가 있습니다 b. function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for i in 0 to m-1 loop for j in 0 to n-1 loop c(i) …

9 fpga  vhdl  matrix 

VHDL에서 키패드를 설계하고 있습니다. 하나의 키만 누르면 모든 것이 잘 작동합니다. 상태 머신에서 키 누름을 위해 각 열을 스캔하고 키를 누르지 않으면 pin4pin6pin7pin2 = "0000"다음 열을 스캔하기 위해 다음 상태로 전환 하는 조건 입니다. 따라서, I는 열 설정 pin3pin1pin5을 순차적으로 행을 "001", "010"그리고 "100". 스캔하는 동안 pin3pin1pin5으로 "001"하고 경우에하는 pin4pin6pin7pin2것입니다 …

9 vhdl  state-machines 

배경 이것은 개인 프로젝트입니다. FPGA를 N64에 연결하는 것과 관련하여 FPGA가 수신하는 바이트 값은 UART를 통해 내 컴퓨터로 전송됩니다. 실제로는 꽤 잘 작동합니다! 불행히도 임의의 시간에 장치가 실패한 다음 복구됩니다. 디버깅을 통해 문제를 찾을 수 있었지만 VHDL에 대해 무능하기 때문에 문제를 해결하는 방법에 어려움이 있습니다. 나는 며칠 동안 VHDL과 함께 놀았으며 …

9 fpga  vhdl  protocol